Laporan Akhir 1 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

a. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

e.  IC 74LS112A (JK filp flop)

f.   ic 7474 (D Flip Flop)

g. Switch (SW-SPDT)

j. Power Supply

i. Logicprobe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Rangkaian pada percobaan 1 ini menggunakan JK flip flop dengan PRESET dan CLEAR, dan D flip flop dengan PRESET dan CLEAR. Untuk inputnya adalah switch dengan 7 saklar yang diberi nama B0 – B6 yang dihubungkan dengan VCC. B0 dihubungkan ke CLEAR di kedua flip flop, B1 dihubungkan dengan PRESET di kedua flip flop juga. B2 dihubungkan dengan J pada JK flip flop. B3 dihubungkan dengan CLOCK (yang aktif pada fall time) pada JK flip flop. B4 dihubungkan dengan K pada JK flip flop. B5 dihubungkan dengan D pada D flip flop. B6 dihubungkan dengan CLOCK (yang aktif pada rise time) pada D flip flop. JK flip flop memiliki 2 output yaitu Q dan Q’, begitu juga dengan D flip flop juga memiliki 2 output yaitu Q dan Q’. Setiap output dihubungkan dengan logic probe sebagai penanda adanya keluaran dari masing masing flip flop.

Prinsip kerja rangkaian ini yaitu dengan memvariasikan input dari flip flop dengan mengganti-ganti 7 switch, apakah mati atau hidup. Sesuai dengan table kebenarannya maka output dari masing masing flip flop akan bervariasi juga.

Contoh pada percobaan ke-1 variasi ke-1 dengan kondisi B0(R)=0, B1(S)=1, B2(J)=don't care, B3(CLK)=don't care, B4(K)=don't care, B5(D)=don't care, dan B6(CLK)=don't care didapat output pada JK flip-flop Q=0 dan Q'=1 dan D flip-flop Q=0 dan Q'=1. Hal ini dikarenakan karena nilai pada input kaki RS tidak sama sehingga RS flip-flop yang aktif sedangkan D flip-flop dan JK-flip-flop tidak aktif sehingga output yang keluar sesuai tabel kebenaran RS flip-flop Q=0 dan Q'=1 . 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Bagaimana jika B0 dan B1 sama-sama diberi logika 0, apa yang terjadi pada rangkaian ?

Jawab:

Jika B0 dan B1 diberika logika 0, maka kondisi tersebut akan menghasilkan kondisi terlarang di mana input kaki R berlogika 1 dan input kaki S berlogika 1 dan output yang keluar pada Q dan Q' ialah logika 1. Hal ini dapat terlihat di tabel jurnal.

2. Bagaimana jika B3 diputuskan atau tidak dihubungkan pada rangkaian, apa yang akan terjadi pada rangkaian?

Jawab:

Ketika B3 diputus maka yang paling berpengaruh adalah JK flip-flop. Hal ini karena B3 terhubung dengan CLK di JK flip-flop sehingga JK masih mengeluarkan output, tetapi jika input J dan K kita variasikan tidak akan mengalami perubahan dikarenakan clock tidak terhubung. Fungsi clock pada JK flip-flop adalah untuk mengendalikan keluaran output JK flip-flop. Sedangkan untuk D flip-flop tidak terjadi perubahan karena tidak ada yang diputuskan

3. Jelaskan apa yang dimaksud kondisi togel, kondisi not change, dan kondisi terlarang pada flip flop ?

Jawab:

A. Kondisi toggle:

Kondisi untuk flip-flop dimana keluaran merupakan komplemen dari keadaan output sebelumnya. Contohnya jika output sebelumnya Q=0 dan Q'=1,

maka pada kondisi toggle akan melakukan pergantian menjadi Q=1 dan Q'=0 

B. Kondisi Not Change:

Kondisi pada flip-flop dimana akan mempertahankan kondisi sebelumya atau tidak mengalami perubahan. Contoh jika output sebelumnya Q=0 dan Q'=1, maka pada kondisi not change outputnya tidak berubah yakni Q=0 dan Q'=1

C.Kondisi Terlarang:  

Ditemukan pada rangkaian RS flip-flop dimana nilai input RS sama-sama berlogika 1 sehingga output yang terlihat berlogika Q=1 dan Q'=1

7. Link Download [Kembali]

• Download HTML [klik disini]
• Donwload Rangkaian Simulasi [klik disini]
• Download Video Simulasi [klik disni]
• Download Datasheet ic 74LS112A [klik disini]
• Download Datasheet ic 7474 [klik disini]
• Download Data Sheet LED [klik disini]