Laporan Akhir 2 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

a. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

e.  IC 74LS112A (JK filp flop)

f. Switch (SW-SPDT)

g. Power Supply

h. Logicprobe atau LED

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan ini menggunakan IC 74LS112 yang merupakan jenis dari IC J-K Flip Flop. Dimana, kaki R (reset) dihubungkan ke B0  dengan inputan berupa 1, kaki S (set ) dihubungkan ke B1 dengan inputannya adalah 0 , kaki J dan K sama sama dihubungkan ke VCC, kemudian untuk kaki clk dihubungkan ke B2 dengan inputan 1. Untuk output sendiri yaitu untuk Q dihubungkan ke H7 dan untuk H6 dihubungkan ke 0. Apabila disimulasikan maka untuk ouput yang dihasilkan adalah Q bernilai 1 dan Q' bernilai 0. Hal ini disebabkan karena clk bersifat aktif low, dimana ia akan aktif saat berlogika 0. Karena pada kaki S (set), input yang diberikan adalah 0, maka akan mampu mengaktifkan rangkaian yang bekerja pada kondisi aktif low, sehingga output yang dihasilkan berlogika 1. Pada percobaan 2, divariasikan beberapa keadaan, yakni:

• Apabila B0=0, B1=1 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0. Karena pada percobaan ini, tepatnya pada kaki R (reset) diberi logika 0, maka untuk rangkaiannya menjadi bersifat asinkronous reset sehingga outputnya menjadi berlogika 0. 
• Apabila B0=1, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi Q'= 0. Karena pada percobaan ini, tepatnya pada kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. 
• Apabila B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. Ini dinamakan kedaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R (resert) dan S (set) sama sama diberikan inputan 0.
• Apabila B0=1, B1=1 dan B2=di clockkan, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Kondisi ini dinamakan kondisi toggle yatu kondisi disaat outputnya membalikkan nilai output sebeumnya. Dimana sebelumnya output bernilai Q=1 dan sekarang outputnya dibalikkan sehingga nilainya menjadi Q=0. 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Apa yang akan terjadi jika B1 diganti CLK pada kondisi 2?

Jawab :

Ketika B1 diganti menjadi CLK, maka yang awalnya B1 terhubung ke S (Set) akan berubah-ubah yang masuk ke input setnya karena diganti dengan clock. Sehingga ketika setnya mendapat input logika 0, maka rangkaian RS akan mengeluarkan output 01 dan ketika rangkaian RS flip-flopnya mendapat input logika 1 pada kaki setnya maka output yang keluar pada rangkaian Q=1 dan Q'=1 sehingga terjadi kondisi larangan dan rangkaian berubah-ubah nilai Qnya karena dikasih clock

2. Bandingkan hasil percobaan dengan teori!

Jawab :

Dari percobaan yang telah dilakukan, ketika dibandingkan dengan teori didapatkan hasil yang sama. Dimana dapat kita lihat contohnya ketika CLR(B0)= 0, PRE(B1)=1, dan T(B2)= don't care maka diapatkan output Q=0 dan Q'=1. Hal ini sudah sesuai dengan tabel kebenaran  

 

3. Apa fungsi masing-masing kaki flip flop yang digunakan?

Jawab:

Set (S) = Untuk menyetel keluaran flip-flop berlogika 1 ketika aktif

Reset (R) = Untuk mereset keluaran flip-flop berlogika 0 ketika aktif

Q = menampilkan output dari masukan yang telah diberikan

Q' = menampilkan ouput yang berlawanan atau komplemen dari Q. Kec kondisi larangan

Jack (J) = Mirip dengan set dimana akan menyetel keluaran flip-flop berlogika 1 ketika aktif

Kilby (K) = Mirip dengan reset dimana mereset keluaran flip-flop berlogika 0 ketika aktif

Clock (CLK) = mengendalikan agar ouput dari JK flip-flop dapat berubah

7. Link Download [Kembali]

• Download HTML [klik disini]
• Donwload Rangkaian Simulasi [klik disini]
• Download Video Simulasi [klik disni]
• Download Datasheet ic 74LS112A [klik disini]
• Download Data Sheet LED [klik disini]