Tugas Pendahuluan 1 Modul 4

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja

5. Link Download

1. Kondisi [Kembali]

*Percobaan 1 Kondisi 1*

Buatlah rangkaian seperti gambar percobaan 1 dengan output menjadi 8 bit

2. Gambar Rangkaian Simulasi [Kembali]

3. Video Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

Pada percobaan 1 kondisi 1 dirangkai suatu rangkaian Shift Register (rangkaian geser) dimana jenis SISO dengan keluaran output 8 bit yang ditampilkan pada logicprobe dimana input J-K flip flop nya terhubung ke switch yang terhubung ke vcc dan ground. Pada rangkaian ini, SW1 - SW8 terhubung ke kaki R dari masing-masing flip-flop. Sedangkan pada SW9 terhubung ke gerbang AND yang salah satu kakinya terhubung ke clock sehingga keluarannya terhubung ke masing" CLK dari J-K flip-flop. Pada SW10 Juga terhubung ke kaki J dan K dari J-K flip-flop yang pertama dimana sebelum kaki K diberikan gerbang NOT. Dan yang terakhir, SW11 terhubung ke kaki S semua J-K flip-flop. 

Pada rangkaian shift register SISO memiiki 1 input masukan dari J-K flip flop pertama dan 1 input keluaran dari J-K flip flop terakhir (ke-8) dimana data berupa bit akan bergeser dari bit pertama keluaran hingga bit ke-8 keluaran setiap inputan logika baru yang diinputkan pada inputan IC J-K flip flop pertama. Terjadinya pergeseran input masukan logika pada rangkaian ini juga berarti bahwa proses terjadinya register geser ini dapat menyimpan memori sementara pada saat pergeseran masukan menuju keluaran bit ke-8 dari dearah lingkup keluaran 8 bit.

Proses kerja rangkaian ini yaitu pada input JK-flip flop dari input J dan K akan dikendalikan oleh switch yang berarti input akan dikendalikan sesuai pengaturan switch baik itu input logika 1 terhubung power maupun berlogika 0 terhubung ground, saat input J-K flip flop diberi masukan logika 1 atau 0, lalu input clock secara serempak aktif high, maka output akan memproses terjadi operasi set (jika input logika 1) atau memproses terjadi operasi reset (jika input logika 1) sehingga diperoleh output Q pada J-K flip flop pertama, lalu pada output J-K flip flop berikutnya dengan input clock aktif high secara serempak dan juga dipengaruhi input J-K flip flop sebelumnya akan membacanya sehingga dengan delay sesuai kondisi input clock (delay pada fall time) sehingga output akan bergeser menyimpan memori sementara dari masukan bit pertama hingga ke-8 dimana bit ke-8 merupakan hasil akhir dari keluaran pergeseran input yang menandakan bahwa pergeseran input terjadi sesuai prinsip kerja dari SISO yaitu 1 masukan yang bergeser menuju 1 keluaran.

5. Link Download [Kembali]

• Download HTML [klik disini]
• Download Rangkaian Simulasi [klik disini]
• Download Video Simulasi [klik disini]
• Download Datasheet Gerbang NOT [klik disini]
• Download Datasheet Gerbang AND [klik disini]
• Download Datasheet 7411 [klik disini]